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#  FICHE DE MODELE SABER : ED:1 REV:0
#  AUTEUR:OCSIMIZE DATE:04/18/06
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#  FICHIER pmos_l4.sin	: ind. a du 06/15/06
#  ETAT : valid
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template pmos_l4 g d s = rdson,tr,tf,vg,k,vt
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# MODIFICATION
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#  06/15/06: creation
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# pins
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# Name        Type            Signification
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# g         logical_4            mos gate
# d         electrical          mos drain
# s         electrical          mos source
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# Parameters definition
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# Name             Default value           Signification
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# rdson               30m (Ohms)          on resistance
# tr                  50n (s)             risetime
# tf                  50n (s)             falltime
# vg                  10 (V)              voltage at gate (compared to abs(vt))
# k                   3 (-)               mosfet constant (multiplying factor)
# vt                  -3 (V)              mosfet constant (threshold factor)
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# Postprocess information
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# Name            Unit            Signification
#
# -               -                    -
#
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# usage
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# This template mimics a mosfet (p): negligible energy command
# and on resistive behaviour but is more accurate than mos_l4 template:
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#               Use :
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#
#            |  |-----O (d)
#            |  |
#  (g)   O---|  |->---|     Id = k/2*(vgs - vt)**2
#            |  |     |
#            |  |-----O (s)
#
#
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# Notes :
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# a - The behaviour is mainly dependant of the native template "idealmos.sin".
#     so vg is limited to around 3.3 Volts
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# b - Use the Id = f(Vgs) characteristics to find k provided vt is available
# from the datasheet.
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# c - You may need to add a diode in antiparallel (body diode) and inductive
# load.
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# d - Hints : if you have a limiting current function , establish vg so
# that you can limit the current.
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number rdson = 0.3,tr=50n,tf=50n
number vg=10, k=3, vt = -3


electrical d,s
state logic_4 g

{



ide_d2an.ide_d2an1 d:g a:s m:g_a = model=(tr=tr,tf=tf,voh=vg)
r.rdson p:d m:d_inner = rnom=rdson
idealmos.idealmos2 d:d_inner g:g_a s:s = k=k, vt=vt, gmin=-1.25u, type=_p

    
}

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# netlist simple test
# 
# clock_l4.clock_l4_1 clock:gate = freq=30k
# v.v1 p:_n42 m:0 = dc=10
# r.rload p:source m:_n42 = rnom=0.2
# pmos_l4.pmos_l4_1 d:0 g:gate s:source
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